PDEA:一般社団法人 パワーデバイス・イネーブリング協会

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半導体テスト技術者検定 2級「応用と品質」 サンプル問題

「設計と製造」「パワーデバイス」 のサンプル問題も参考としてください。

  • 1. ア:シフトイ:ブロードサイドウ:スキュードロード
  • 2. ア:シフトイ:スキュードロードウ:ブロードサイド
  • 3. ア:キャプチャイ:スキュードロードウ:ブロードサイド(正解)
  • 4. ア:キャプチャイ:ブロードサイドウ:スキュードロード
1
  • ア:シフト
  • イ:ブロードサイド
  • ウ:スキュードロード
2
  • ア:シフト
  • イ:スキュードロード
  • ウ:ブロードサイド
3
(正解)
  • ア:キャプチャ
  • イ:スキュードロード
  • ウ:ブロードサイド
4
  • ア:キャプチャ
  • イ:ブロードサイド
  • ウ:スキュードロード
  • 1. チップのTSVの数は多いが、テスト実行時間が小さい。(正解)
  • 2. 積層のためにダイが薄く研磨されており、ウェーハテストの際のプローブに大きな圧力がかけられない。
  • 3. 積層前のほうが積層後に比べてよりテストが困難である。
  • 4. TSVの間隔が狭く、狭ピッチのプローブカードが必要である。
1
(正解)
チップのTSVの数は多いが、テスト実行時間が小さい。
2 積層のためにダイが薄く研磨されており、ウェーハテストの際のプローブに大きな圧力がかけられない。
3 積層前のほうが積層後に比べてよりテストが困難である。
4 TSVの間隔が狭く、狭ピッチのプローブカードが必要である。
  • 1. 生産数量の少ない大規模SoCにおいては、コンカレントテストによりテストコスト削減効果を得るのは不可能である。
  • 2. コンカレントテストで同時にテストする複数のIPコアは、すべて同一のIPコアである必要はない。(正解)
  • 3. IPコアのテストアクセスを統合すると、コンカレントテストの効率が低下する。
  • 4. コンカレントテストを用いても、高速I/Oのテストとロジックのテストを同時に行うことは不可能である。
1 生産数量の少ない大規模SoCにおいては、コンカレントテストによりテストコスト削減効果を得るのは不可能である。
2
(正解)
コンカレントテストで同時にテストする複数のIPコアは、すべて同一のIPコアである必要はない。
3 IPコアのテストアクセスを統合すると、コンカレントテストの効率が低下する。
4 コンカレントテストを用いても、高速I/Oのテストとロジックのテストを同時に行うことは不可能である。
  • 1. レジスト塗布 →現像 →露光 →エッチング →レジスト除去
  • 2. レジスト塗布 →露光 →現像 →レジスト除去 →エッチング
  • 3. レジスト塗布 →現像 →露光 →レジスト除去 →エッチング
  • 4. レジスト塗布 →露光 →現像 →エッチング →レジスト除去(正解)
1
  • レジスト塗布 →
  • 現像 →
  • 露光 →
  • エッチング →
  • レジスト除去
2
  • レジスト塗布 →
  • 露光 →
  • 現像 →
  • レジスト除去 →
  • エッチング
3
  • レジスト塗布 →
  • 現像 →
  • 露光 →
  • レジスト除去 →
  • エッチング
4
(正解)
  • レジスト塗布 →
  • 露光 →
  • 現像 →
  • エッチング →
  • レジスト除去
  • 1. チップサイズパッケージ
  • 2. 3Dデバイス
  • 3. ウェハレベルパッケージ
  • 4. 2.5Dデバイス(正解)
1 チップサイズパッケージ
2 3Dデバイス
3 ウェハレベルパッケージ
4
(正解)
2.5Dデバイス

バイポーラトランジスタは、ベース、エミッタ、およびコレクタの端子をもつ。npnトランジスタでは、( ア )はp型半導体で作り、( イ )はn型半導体で作る。トランジスタを動作させるためには、エミッタ―ベース間は( ウ )にし、ベース―コレクタ間は( エ )にする。

  • 1. ア:エミッタイ:ベースおよびコレクタウ:逆バイアスエ:順バイアス
  • 2. ア:ベースイ:エミッタおよびコレクタウ:順バイアスエ:逆バイアス(正解)
  • 3. ア:コレクタイ:エミッタおよびベースウ:順バイアスエ:逆バイアス
  • 4. ア:ベースイ:エミッタおよびコレクタウ:逆バイアスエ:順バイアス
1
  • ア:エミッタ
  • イ:ベースおよびコレクタ
  • ウ:逆バイアス
  • エ:順バイアス
2
(正解)
  • ア:ベース
  • イ:エミッタおよびコレクタ
  • ウ:順バイアス
  • エ:逆バイアス
3
  • ア:コレクタ
  • イ:エミッタおよびベース
  • ウ:順バイアス
  • エ:逆バイアス
4
  • ア:ベース
  • イ:エミッタおよびコレクタ
  • ウ:逆バイアス
  • エ:順バイアス
  • 1. SRAM
  • 2. FeRAM
  • 3. SDRAM(正解)
  • 4. MRAM
1 SRAM
2 FeRAM
3
(正解)
SDRAM
4 MRAM

( ア ) クロック配線
( イ ) フロアプラン
( ウ ) 論理ゲート間の配線(一般配線)
( エ ) 詳細配置
( オ ) 電源・グラウンドの配線

  • 1. イ → ア → ウ → オ → エ
  • 2. ア → オ → ウ → エ → イ
  • 3. イ → エ → オ → ア → ウ(正解)
  • 4. エ → イ → ア → オ → ウ
1 イ → ア → ウ → オ → エ
2 ア → オ → ウ → エ → イ
3
(正解)
イ → エ → オ → ア → ウ
4 エ → イ → ア → オ → ウ

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